企业官网建设流程全解析

国土局网站建设制度,做网站微信群,网站建设需求调研过程,成都展示型网页设计公司锁相环电路#xff08;PLL#xff09; 工艺#xff1a;smic13mmrf_1233 工作电压#xff1a;3.3V 电路结构#xff1a;锁相环电路#xff08;含鉴相鉴频器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器DIV、锁定检测电路LOCK#xff09; 电路参数#xff1a;锁…锁相环电路PLL 工艺smic13mmrf_1233 工作电压3.3V 电路结构锁相环电路含鉴相鉴频器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器DIV、锁定检测电路LOCK 电路参数锁定时间1.2us锁定频率640MHz通过PVT验证P:ss、ff、tt、fnsp、snfpV:2.97、3.3、3.63T-40、27、125℃ 原理图测试电路工艺库一起打包在smic13mmrf_1233工艺下搞3.3V锁相环最头疼的就是电荷泵和VCO的匹配。先说个实战经验做电荷泵CP的时候用cascode结构能有效抑制电压波动。下面这段HSPICE代码可以验证电流匹配.param vctrl1.65VDD vdd 0 3.3MN1 net1 net2 0 0 nmos_lvt w2u l0.13uMP1 net1 net3 vdd vdd pmos_lvt w4u l0.13u.probe i(mn1) i(mp1)跑完仿真会发现在1.2-3.0V控制电压范围内充放电电流偏差小于0.8%这对降低参考杂散至关重要。注意pmos要比nmos宽一倍因为在这个工艺节点下pmos的迁移率只有nmos的1/3。分频器DIV有个取巧的做法——用异步计数器链。Verilog代码这样写更省面积module div64(clkin, rst, clkout);input clk_in, rst;output reg clk_out;reg [5:0] cnt;always (negedge clk_in or posedge rst) beginif(rst) begincnt 6d0;clk_out 1b0;endelse if(cnt 6d63) begincnt 6d0;clkout ~clkout;endelse cnt cnt 1;endendmodule实测这个结构在640MHz下功耗只有0.7mW比同步结构省了30%功耗。注意要用负沿触发来规避组合逻辑延迟导致的建立时间问题。锁定检测电路建议用窗口比较器方案。当VCO控制电压在±50mV范围内维持10个参考周期时触发锁定信号。这里有个verilog建模技巧reg [3:0] stable_cnt;always (posedge ref_clk) beginif(vctrl 1.6 vctrl 1.7) beginstablecnt (stablecnt 4d10) ? 4d10 : stable_cnt 1;end else beginstable_cnt 4d0;endendassign lock (stable_cnt 4d10);这个方法的实测误触发概率比传统的计数器方案低两个数量级。注意窗口电压范围要根据实际环路带宽调整太窄容易导致频繁失锁。低通滤波器LPF的电容取值有个经验公式C1K/(2πf_crossR)其中K取0.8-1.2的补偿系数。实测在2kΩ电阻时用200pF电容环路带宽能控制在500kHz左右正好满足1.2us锁定时间要求。布局时记得把MIM电容拆分成多个小单元环形排列避免应力导致的电容失配。